米IBMは世界初となる1ナノメートル未満の半導体チップ技術を発表した。
0.7ナノメートル世代に相当する新構造により、生成AIやクラウド基盤の性能向上と省電力化を目指す。
IBM、0.7ナノ世代のチップ技術を発表
2026年6月25日、米IBMは、次世代半導体の研究開発において、0.7ナノメートル、すなわち7オングストローム世代に相当するチップ技術を発表した。
従来の微細化が物理的な限界に近づくなか、同社は「nanostack（ナノスタック）（※1）」と呼ぶ3次元トランジスタ構造を採用し、半導体の性能向上を継続できる道筋を示した。
今回の技術では、爪ほどの大きさのチップに約1000億個のトランジスタを搭載できるとされる。
これはIBMが2021年に発表した2ナノメートルチップと比べ、ほぼ2倍の密度にあたる。
技術論文では、2ナノメートル世代のチップに対して最大50％の性能向上、または70％のエネルギー効率改善が見込まれると報告されている。
ナノスタックは、トランジスタを縦方向に積み重ね、ずらして配置する設計である。
限られた面積により多くのトランジスタを集積しつつ、各層で異なる材料の組み合わせを使い分けられる点が特徴だ。
IBMは、CMOS統合における極薄絶縁膜接合や、機能するCMOSインバーターの動作実証を通じて、この構造が物理的に構築可能であり、演算にも対応できることを確認したとしている。
VLSI 2026で発表された研究では、ナノスタック構造により、SRAM（※2）でも40％のスケーリング効果が示された。
※1 ナノスタック：IBMが開発した3次元のトランジスタ構造。従来の平面的な微細化だけでなく、トランジスタを縦方向に積み重ねることで、集積度や電力効率を高める設計手法である。
※2 SRAM：Static Random Access Memoryの略。CPUのキャッシュなどに使われる高速メモリ。
AI基盤の省電力化に期待も量産が課題
今回の発表のメリットは、生成AIやクラウド基盤で課題となる電力効率の改善につながる点にある。
生成AI基盤では一般に、消費電力や冷却コストが運用上の課題になりやすい。
チップ単位で性能と省電力性を両立できれば、AIサービスの運用コストを抑えつつ、より高性能なモデルを実用化しやすくなると考えられる。
一方で、今回の技術は研究開発段階の成果であり、すぐに商用製品へ反映されるものではない。
IBMはナノスタック技術について、1ナノメートル未満の世代で早期採用を見込み、早ければ今後5年以内に生産へ進む道筋があるとしている。
ただし、量産に向けては、製造装置や歩留まり、コスト、材料制御などの課題も想定できる。
今後の焦点は、0.7ナノメートル世代の設計成果を、安定した量産技術へ移せるかにありそうだ。
ノード名は実寸そのものではなく、製造技術の世代を表す意味合いが強いだろう。
それでも今回の発表は、半導体開発がオングストローム領域へ近づいていることを示す材料といえる。
生成AIの普及が続けば、半導体には高性能化だけでなく、省電力性と供給安定性がより強く求められる。
IBMの技術が量産性を伴って実用化されれば、AI計算基盤の省電力化を進める重要な一歩となる可能性がある。
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